Design Automation And Fpga Implementation Of Machine Learning Classifiers / (Record no. 169231)
[ view plain ]
| 000 -LEADER | |
|---|---|
| fixed length control field | 08261namaa22004451i 4500 |
| 003 - CONTROL NUMBER IDENTIFIER | |
| control field | OSt |
| 005 - أخر تعامل مع التسجيلة | |
| control field | 20250223033337.0 |
| 008 - FIXED-LENGTH DATA ELEMENTS--GENERAL INFORMATION | |
| fixed length control field | 241203s2023 |||a|||fr|m|| 000 0 eng d |
| 040 ## - CATALOGING SOURCE | |
| Original cataloguing agency | EG-GICUC |
| Language of cataloging | eng |
| Transcribing agency | EG-GICUC |
| Modifying agency | EG-GICUC |
| Description conventions | rda |
| 041 0# - LANGUAGE CODE | |
| Language code of text/sound track or separate title | eng |
| Language code of summary or abstract | eng |
| -- | ara |
| 049 ## - Acquisition Source | |
| Acquisition Source | Deposit |
| 082 04 - DEWEY DECIMAL CLASSIFICATION NUMBER | |
| Classification number | 621.381 |
| 092 ## - LOCALLY ASSIGNED DEWEY CALL NUMBER (OCLC) | |
| Classification number | 621.381 |
| Edition number | 21 |
| 097 ## - Degree | |
| Degree | Ph.D |
| 099 ## - LOCAL FREE-TEXT CALL NUMBER (OCLC) | |
| Local Call Number | Cai01.13.08.Ph.D.2023.Ra.D |
| 100 0# - MAIN ENTRY--PERSONAL NAME | |
| Authority record control number or standard number | Ratshih Sayed Abd El-Azeem Ahmed, |
| Preparation | preparation. |
| 245 10 - TITLE STATEMENT | |
| Title | Design Automation And Fpga Implementation Of Machine Learning Classifiers / |
| Statement of responsibility, etc. | by Ratshih Sayed Abd El-Azeem Ahmed ; Under the Supervision of Prof. Dr. Ahmed Hussein Mohamed Khalil, Prof. Dr. Amin Mohamed Nassar, Prof. Dr. Heba Ahmed Shawkey, Dr. Mohamed Refky Mohamed Amin. |
| 246 15 - VARYING FORM OF TITLE | |
| Title proper/short title | أتمتة التصميم و التنفيذ باستخدام مصفوفة البوابة القابلة للبرمجة حقلياً لمصنفات تعلم الألة / |
| 264 #0 - PRODUCTION, PUBLICATION, DISTRIBUTION, MANUFACTURE, AND COPYRIGHT NOTICE | |
| Date of production, publication, distribution, manufacture, or copyright notice | 2023. |
| 300 ## - PHYSICAL DESCRIPTION | |
| Extent | 162 pages : |
| Other physical details | illustrations ; |
| Dimensions | 30 cm. + |
| Accompanying material | CD. |
| 336 ## - CONTENT TYPE | |
| Content type term | text |
| Source | rda content |
| 337 ## - MEDIA TYPE | |
| Media type term | Unmediated |
| Source | rdamedia |
| 338 ## - CARRIER TYPE | |
| Carrier type term | volume |
| Source | rdacarrier |
| 502 ## - DISSERTATION NOTE | |
| Dissertation note | Thesis (Ph.D)-Cairo University, 2023. |
| 504 ## - BIBLIOGRAPHY, ETC. NOTE | |
| Bibliography, etc. note | Bibliography: pages 111-134. |
| 520 ## - SUMMARY, ETC. | |
| Summary, etc. | Machine learning applications have evolved in recent years due to the huge amount of<br/>data generated in different disciplines, such as medical, automotive, and the Internet of<br/>Things (IoT). Machine learning is concerned with developing, analyzing, and applying<br/>algorithms that allow computers to learn. Supervised learning is one of the branches of<br/>machine learning that makes the model able to predict future outcomes after training. There<br/>are different supervised classification techniques, including decision tree, Support Vector<br/>Machine (SVM), Naive Bayes, K-Nearest Neighbor, and Neural Networks. The hardware-<br/>based implementation of machine learning classifiers is becoming significantly important to<br/>process real-time data with high efficiency. Two design flows can be considered to implement<br/>classifiers in hardware: Field Programmable Gate Array (FPGA) design flow and Application<br/>Specific Integrated Circuit (ASIC) design flow. This thesis is divided into two parts; the first<br/>part presents a framework for auto-generating machine learning classifiers based on the tree-<br/>based ID3 algorithm. The second part proposes optimization for binary weight<br/>Convolutional Neural Network (CNN).<br/>The first part presents a framework that automates the creation of a trained- classifier<br/>integrated circuit from a dataset. The framework accepts a dataset in a comma-separated<br/>value format and performs several processing steps to create a trained model. After<br/>creating the model, the framework generates a tree-based machine learning classifier in two<br/>formats; Extensible Markup Language (XML) and Verilog. We use the XML representation to<br/>present the hierarchy of the generated tree and the Verilog code as a hardware description<br/>language representation of the trained model. Our framework uses the Verilog code as an<br/>input to FPGA design validation flow. Then, we automate the ASIC flow implementation<br/>and build a customized classifier integrated circuit. The proposed framework builds low-<br/>cost, high-performance classifier chips that operates at 100 MHZ and achieves 80.79%<br/>average 10-fold cross-validation accuracy across five different datasets.<br/>The second part proposed optimization for SpooNN-MNIST framework, a binary weight<br/>CNN inference FPGA-based framework that uses binary weights and quan- tized activation<br/>functions of 5-bits. Our modifications are to use fewer bit-width activation functions of (2,<br/>3, and 4 bits) to reduce the hardware cost with comparable accuracy. Also, we study the trade-off<br/>between utilizing area, power consumption, and accuracy when changing the number of<br/>layers. The modified SpooNN with 2 bit-width activation functions achieves an accuracy<br/>of 98.45% on the MNIST dataset. |
| 520 ## - SUMMARY, ETC. | |
| Summary, etc. | تطورت تطبيقات تعلم الآلة فى السنوات الأخيرة بسبب الكم الهائل من البيانات التى يتم انشاؤها فى مختلف التخصصات مثل الطب, السيارات و انترنت الأشياء (IOT) . يهتم تعلم الآلة بتطوير وتحليل تطبيقات الخوارزميات التى تسمح لأجهزة الكمبيوتر بالتعلم. التعلم الخاضع للإشراف هو أحد فروع تعلم الآلة الذى يجعل النموذج قادراً على توقع النتائج المستقبلية بعد تدريبه. هناك تقنيات تصنيف مختلفة خاضعة للإشراف مثل شجرة القرار (Decision Tree) وأقرب جار (K-Nearest Neighbor) ونايف بايز (Naive Bayes) وآلة دعم المتجهات (Support Vector Machine). يعد التنفيذ القائم على الأجهزة لمصنفات تعلم الآلة أمراً مهماً لمعالجة البيانات فى الوقت الفعلى بكفاءة عالية . يوجد طريقتان لتصميم المصنفات فى الأجهزة (Hardware) طريقة تصميم باستخدام مصفوفة البوابة القابلة للبرمجة حقلياً (FPGA) وطريقة تصميم باستخدام الدوائر المتكاملة الخاصة بالتطبيق (ASIC) وتنقسم هذة الرسالة إلى قسمين: يقدم القسم الأول إطاراً لمصنفات تعلم الآلة المولدة تلقائياً استناداً إلى خوارزمية (ID3) المستندة إلى شجرة القرار. الجزء الثانى يقدم تحسين للشبكة العصبية ذات الأوزان الثنائية.<br/>يقدم الجزء الأول إطار عمل يقوم بأتمتة (Automation) إنشاء دائرة متكاملة لمصنف مدرب من مجموعة بيانات يقبل إطار العمل مجموعة البيانات بتنسيق القيم المفصولة بواسطة الفاصل (CSV) حيث ينفذ عدة خطوات لإنشاء نموذج مدرب. بعد إنشاء النموذج يولد إطار العمل مصنفاً لتعلم الآلة لشجرة القرارات بتنسيقين الأول لغة التوصيف الموسعة (XML) والثانى لغة وصف الأجهزة (Verilog). حيث نستخدم (XML) لوصف التسلسل الهرمى للنموذج الذى تم إنشاؤه بينما يستخدم رموز (Verilog) كمدخل لتنفيذ التصميم على مصفوفة البوابة القابلة للبرمجة حقلياً (FPGA) للتحقق من صحة التصميم. وبعد ذلك نقوم بأتمتة التنفيذ على الدوائر المتكاملة الخاصة بالتطبيق (ASIC) لبناء الدائرة المتكاملة الخاصة بالمصنف. يبنى الإطار المقترح مصنفات منخفضة التكلفة وعالية الآداء تعمل بسرعة 100 ميجا هرتز وتحقق متوسط الدقة 80.79% عبر خمس مجموعات من البيانات المختلفة.<br/>يقترح الجزء الثانى تحسيناً لإطار عمل (SpooNN-MNIST) وهو إطار يستند إلى الشبكة العصبية ذات الأوزان الثنائية و وظائف تنشيط (5-bit) تهدف التعديلات المقترحة إلى<br/> |
| 530 ## - ADDITIONAL PHYSICAL FORM AVAILABLE NOTE | |
| Issues CD | Issued also as CD |
| 546 ## - LANGUAGE NOTE | |
| Text Language | Text in English and abstract in Arabic & English. |
| 650 #7 - SUBJECT ADDED ENTRY--TOPICAL TERM | |
| Topical term or geographic name entry element | Electronics |
| Source of heading or term | qrmak |
| 653 #0 - INDEX TERM--UNCONTROLLED | |
| Uncontrolled term | FPGA |
| -- | Design automation |
| -- | Machine learning |
| -- | Decision tree classifier |
| -- | Binary weight convolutional neural network |
| 700 0# - ADDED ENTRY--PERSONAL NAME | |
| Personal name | Ahmed Hussein Mohamed Khalil |
| Relator term | thesis advisor. |
| 700 0# - ADDED ENTRY--PERSONAL NAME | |
| Personal name | Amin Mohamed Nassar |
| Relator term | thesis advisor. |
| 700 0# - ADDED ENTRY--PERSONAL NAME | |
| Personal name | Heba Ahmed Shawkey |
| Relator term | thesis advisor. |
| 700 0# - ADDED ENTRY--PERSONAL NAME | |
| Personal name | Mohamed Refky Mohamed Amin |
| Relator term | thesis advisor. |
| 900 ## - Thesis Information | |
| Grant date | 01-01-2023 |
| Supervisory body | Ahmed Hussein Mohamed Khalil |
| -- | Amin Mohamed Nassar |
| -- | Heba Ahmed Shawkey |
| -- | Mohamed Refky Mohamed Amin |
| Discussion body | Omar Ahmed Ali Nasr |
| -- | Heba Ahmed Abdelsalam El-Namer |
| Universities | Cairo University |
| Faculties | Faculty of Engineering |
| Department | Department of Electronics and Communications Engineering |
| 905 ## - Cataloger and Reviser Names | |
| Cataloger Name | Eman Ghareeb |
| Reviser Names | Huda |
| 942 ## - ADDED ENTRY ELEMENTS (KOHA) | |
| Source of classification or shelving scheme | Dewey Decimal Classification |
| Koha item type | Thesis |
| Edition | 21 |
| Suppress in OPAC | No |
| Source of classification or shelving scheme | Home library | Current library | Date acquired | Inventory number | Full call number | Barcode | Date last seen | Effective from | Koha item type |
|---|---|---|---|---|---|---|---|---|---|
| Dewey Decimal Classification | المكتبة المركزبة الجديدة - جامعة القاهرة | قاعة الرسائل الجامعية - الدور الاول | 03.12.2024 | 89110 | Cai01.13.08.Ph.D.2023.Ra.D | 01010110089110000 | 03.12.2024 | 03.12.2024 | Thesis |