000			04484namaa22004211i 4500
003			OSt
005			20250223033432.0
008			250211s2024 |||a|||f m||| 000 0 eng d
040			_aEG-GICUC _beng _cEG-GICUC _dEG-GICUC _erda
041	0		_aeng _beng _bara
049			_aDeposit
082	0	4	_a629.895
092			_a629.895 _221
097			_aPh.D
099			_aCai01.13.08.Ph.D.2024.Ma.D
100	0		_aManar Negm-eldin Hamdy Shaker, _epreparation.
245	1	0	_aDependability of fault-tolerant fpga-based safety-critical systems / _cby Manar Negm-eldin Hamdy Shaker ; Supervisors Prof. Ahmed Hussein Khalil, Prof. Hassanein Hamed Amer.
246	1	5	_aموثوقية أنظمة السلامة الحرجة القائمة على مصفوفة البوابة المبرمجة حقليا والمقاومة للخطأ /
264		0	_c2024.
300			_a65 pages : _billustrations ; _c30 cm. + _eCD.
336			_atext _2rda content
337			_aUnmediated _2rdamedia
338			_avolume _2rdacarrier
502			_aThesis (Ph.D)-Cairo University, 2024.
504			_aBibliography: pages 61-65.
520			_aField programmable gate arrays (FPGAs) are used today for a wide range of applications, including those in the automobile, space, and other industries. SEUs, or single event upsets, can be happened to FPGAs. FPGAs are now vulnerable to Multiple Event Upsets (MEUs) since transistor dimensions are continuously getting smaller. Using fault-tolerant strategies helps to solve this issue. The most popular strategies, Triple Modular Redundancy (TMR) and scrubbing, have issues. Another fault-tolerant method is called Penta Modular Redundancy (5MR). 5MR is unable to identify One failure in a module was followed by two failures, however it can withstand SEUs and MEUs. This thesis proposes modified triple duplex, hexa modular redundancy (6MR), septuble modular redundancy (7MR), and modified 6MR fault-tolerant algorithms. Xilinx tools targeting Spartan 7 device are used to estimate the values for area and power. Markov models and the SHARPE tool are used to calculate reliability.
520			_aيتم حاليًا تنفيذ العديد من التطبيقات على مصفوفات البوابة المبرمجة حقليا مثل: تطبيقات السيارات والفضاء والخ. تتعرض مصفوفة البوابة المبرمجة حقليا لمضايقات حدث واحد. فى هذة الايام، بسبب الانكماش المستمر لأبعاد الترانزستور، فإن مصفوفة البوابة المبرمجة حقليا معرضة أيضًا لمضايقات الأحداث المتعددة. يتم التخفيف من حدة هذه المشكلة باستخدام أساليب متسامحة مع الأخطاء. تعد التنقية والتكرار النمطي الثلاثي أكثر الأساليب استخدامًا و لكن هذة الاساليب بها مشاكل. التكرار المعياري الخماسى هو أسلوب آخر يتسامح مع الخطأ. هذا الأسلوب يمكن أن يتسامح مع اضطرابات الحدث الواحد والاضطرابات المتعددة في الأحداث ولكنه لا يستطيع اكتشاف فشل وحدة واحدة متبوعًا بفشل مزدوج. في هذه الرسالة ، تم اقتراح أسلوب التكرار المعياري السداسي و التكرار المعياري السباعي و الثلاثي المزدوج المعدل و التكرار المعياري السداسي المعدل. يتم تقدير قيم المساحة والطاقة على Xilinx Spartan 7 باستخدام أدوات Vivado . يتم حساب الموثوقية لهذة الاساليب باستخدام أداة SHARPE و نماذج Markov
530			_aIssues also as CD.
546			_aText in English and abstract in Arabic & English.
650		7	_aProgramming _2qrmak
653		0	_aDynamic Partial Reconfiguration _aFault tolerance _aFPGA _aSingle Event Upsets _aMultiple Event Upsets.
700	0		_aAhmed Hussein Khalil _ethesis advisor.
700	0		_aHassanein Hamed Amer _ethesis advisor.
900			_b01-01-2024 _cAhmed Hussein Khalil _cHassanein Hamed Amer _dMohamed Fathy Abu-Elyazed _dElsayed Mostafa Saad _UCairo University _FFaculty of Engineering _DDepartment of Electronics and Communications Engineering
905			_aShimaa
942			_2ddc _cTH _e21 _n0
999			_c170802