Thesis (M.Sc)-Cairo University, 2024.

Bibliography: pages 61-65.

This thesis presents a framework that targets generating portable accelerators for convolutional neural networks based on Register Transfer Level (RTL) that can be synthesized on any Field Programmable Gate Arrays (FPGA), and it achieves high performance, low power consumption with optimized FPGA resource, this was achieved by utilizing multiple memory compression techniques such as weights quantization and weights pruning which minimize the memory demand which led to getting rid of off-chip memories that is used by most of the previous frameworks. Also, the framework gives the user the ability to choose between different targets which are (minimum latency, minimum hardware sources or best performance-to-resources efficiency) by choosing the level of parallelism in CNNs layers

تقدم هذه الأطروحة إطار عمل يستهدف إنشاء مسرعات قابلة للتعديل للشبكات العصبية التلافيفية باستخدام لغة وصف الدوائر الالكترونية الرقمية و الذي يمكن تصنيعها على أي دائرة مصفوفات قابلة للبرمجة، ويحقق هذا أداءً عاليًا و استهلاك طاقة منخفضة و استخدام موارد مثلى من الدوائر الالكترونية الرقمية االقابلة للبرمجة، تم تحقيق ذلك من خلال استخدام تقنيات ضغط الذاكرة المتعددة مثل اهمال المعاملات الاقل تأثيرا و الزام المعاملات بمجموعة محددة من القيم مما يقلل من الطلب على الذاكرة مما أدى إلى التخلص من الذاكرة خارج الشريحة التي تستخدمها معظم أطر العمل السابقة. كما يمنح الإطار المستخدم القدرة على الاختيار بين أهداف مختلفة وهي (الحد الأدنى من زمن الوصول أو الحد الأدنى من موارد الأجهزة أو أفضل كفاءة للأداء إلى الموارد) عن طريق اختيار مستوى التوازي في الشبكة العصبية التلافيفية المستهدفة.

Issues also as CD.

Text in English and abstract in Arabic & English.